1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
 |
| Module D'Lorenzo |
 |
| Jumper |
4. Prinsip Kerja Rangkaian [Kembali]
Pada rangkaian J-K Flip-Flop di dalamnya terdapat R-S Flip-Flop, hal ini dikarenakan J-K Flip-Flop merupakan pengembangan dari R-S Flip Flop. Pada JK flip flop ini dapat terlihat bahwa pada kaki input R S, terdapat bulatan kecil, yang mana artinya adalah aktif low. Aktif low ini sendiri merupakan kondisi aktif pada saat input yang masuk ke R dan S ini berlogika 0.sesuai dengan kondisi yang telah dipilih bahwasannya input masukan pada R berlogika 0 dan S berogika 1, maka R-S Flip-Flop akan aktif karena R-S Flip-Flop bekerja pada aktif low dan mengakibatkan J dan K tidak aktif, maka apapun yang dilakukan pada input J dan K tidak akan mempengaruhi output dari rangkaian tersebut. Dapat terlihat pada output bahwasannya dengan input R=0 dan S=1. Jadi disini yang aktif itu adalah kaki reset, yang mana jika kaki reset aktif, maka akan menghasilkan output pada kaki Q berlogika 0 dan pada kaki Q’ berlogika 1. Dan hal ini sesuai dengan tabel kebenaran RS flip flop.
D flip flop
Selanjutnya pada rangkaian sebelah kiri yang merupakan rangkaian D Flip-Flop, pada B5 ini kita misalkan berlogika 0, maka apabila berlogika 0 maka output yang dihasilkan adalah resert dan disini juga dapat dilihat untuk kaki reset itu berbwarna biru yang mendandakan berlogika 0 (aktif), Hal ini mengakibatkan D tidak aktif, apapun yang dilakukan pada input D tidak akan mempengaruhi rangakain atau outputnya.untuk keluaran dari reset adalah 0 dan 1 dan hal ini sudah sesuai dengan tabel kebenaran
5. Video Simulasi [Kembali]
6. Analisa [Kembali]
Jawab :
Pada percobaan yang telah dilakukan, B0 terhubung
dengan kaki reset pada JK flip flop dan B1 terhubung dengan kaki set. Sehingga
output yang dihasilkan pada saat B0 dan B1 sama-sama berlogika nol juga akan
berlogika sama. Pada JK fllip flop kondisi ini dinamakan kondisi tetap (not
change. Hasil percobaan sudah sesuai dengan tabel kebenaran JK flip flop dimana
pada kondisi not change ini output yang dihasilkan tidak berubah.
2. Bagaimana jika B3 diputuskan/tidak dihubungkan pada
rangkaian, apa yang terjadi pada rangkaian?
Jawab :
Pada percobaan 1 ini B3 merupakan clock yang mana
dihubungkan ke CLK JK flip flop. Pada saat B3 ini diputuskan / tidak dihubungkan
pada rangkaian, maka hal ini meyebabkan kaki J dan K tidak berfungsi dalam
kondisi apapun, sekalipun R dan S nya tidak aktif. Oleh sebab itu, apapun yang
dilakukan atau logika berapapun pada J dan K tidak akan berpengaruh terhadap
output yang dihasilkan nantinya.
3. Jelaskan apa yang dimaksud dengan kondisi toggle,
kondisi not change, dan terlarang pada flip flop !
Jawab :
a.
Kondisi toggle
Kondisi toggle adalah
kondisi dimana output dari flip flop berubah secara bergantian. Missal, awalnya
output berlogika 1 dan 0, ketika di clock output berubah menjadi 1 0, dan
begitu seterusnya. Kondisi toggle ini terjadi saat input J dan K pada JK flip
flop berlogika 1.
b.
Kondisi not
change
Kondisi not change
adalah kondisi dimana output dari flip flop akan bernilai sama dengan nilai
output sebelumny. Kondisi not change ini terjadi saat input J dan K pada JK
flip flop sama-sama berlogika 0.
c.
Kondisi
terlarang
Kondisi terlarang
adalah kondisi dimana kedua output dari flip flop berlogika 1. Kondisi
terlarang ini terjadi saat input S dan R keduanya berlogika 1. Kondisi
terlarang ini berrarti menerapkan suatu pemicu pada kedua masukan S dan R pada
saat yang sama. Hal ini merupakan suatu pertentangan karena mengandung
pengertian bahwa kita berupaya untuk memperoleh keluaran Q dan Q’ yang secara
serentak sama.
- Download Rangkaian Simulasi Klik Disini
- Download video simulasi Klik Disini
- Download HTML Klik Disini
- Download datasheet D flip flop Klik Disini
- Download datasheet JK flip flop Klik Disini
- Download datasheet SW SPDT Klik Disini
- Download datasheet logicprobe Klik Disini
Tidak ada komentar:
Posting Komentar