Laporan Akhir 2

 

[Menuju Akhir]

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Simulasi

6. Analisa

7. Link Download

1. Jurnal [Kembali]

    

2. Alat dan Bahan [Kembali]

      1. IC 74LS112 (JK filp flop)

     

            2. Power DC

Gambar 4 Power DC

           3. Switch (SW-SPDT)

Gambar 5 Switch

          4.  Logicprobe atau LED

Gambar 6 Logic Probe

    
3. Rangkaian Simulasi [Kembali]

    

4. Prinsip Kerja Rangkaian [Kembali]

  Pada percobaan ini menggunakan JK flip flop, yang mana B0 terhubung dengan kaki Reset, dan B1 dihubungkan dengan kaki set. lalu J dan K sama - sama terhubung dengan VCC. Pada percobaan ini kita akan melihat output atau keluaran yang dihasilkan oleh masing-masing kondisi, dimana terdapat 4 variasi kondisi, yaitu:

• Pada kondisi B0=0, B1=1 dan B2=don't care, output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0. kondisi ini dinamakan kondisi reset pada JK flip flop. output yang dihasilkan pada kondisi ini sudah sesuai dengan tabel kebenaran yang ada.
• Pada kondisi B0=1, B1=0 dan B2=don't care, output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi Q'= 0. Karena pada percobaan ini, tepatnya pada kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. outpt yang dihasilkan sudah sesuai dengan tabel kebenaran yang ada.
• pada kondisi B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. dapat dilihat bahwa pada kondisi ini output yang dihasilkan yaitu sama sama berlogika 1, kondisi ini dinamakan kondisi terlarang. karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R (resert) dan S (set) sama sama diberikan inputan 0.
• pada kondisi B0=1, B1=1 dan B2=clock, output yang dihasilkan adalah Q=1 0 (berubah-ubah) dan Q'=0 1 (berubah ubah). hal ini terjadi karena dipengaruhi clock.

Berdasarkan percobaan yang telah dilakukan, nilai ouput yang didapatkan dari masing-masing percobaan sama dengan tabel kebenarannya, sehingga datanya dapat dikatakan akurat.

5. Video Simulasi [Kembali]

    

6. Analisa [Kembali]

    1.      Apa yang terjadi jika B1 diganti dengan CLK pada kondisi 2?

Jawab :

Pada percobaan 2 ini, B1 terhubung dengan kaki set. Ketika B1 diganti CLK, maka yang diganti adalah set. CLK ini sendiri akan memberi input 0 dan 1 secara berubah-ubah atau berganitian. Pada percobaan 2 kondisi 2 ini, kondisinya yaitu : B2=don’t care, B1= 0, dan B0=1. Lalu saat B1 diganti dengan CLK, output Q nya berubah-ubah yaitu 1 0 sedangkan untuk Q’ berlogika 1

 

2.      Bandingkan hasil percobaan dengan teori !

Jawab :

Berdasarkan percobaan yang telah dilakukan didapatkan hasil yang sama antara percobaan dengan teori, dimana :

a.       Kondisi 1

B2=don’t care, B1=1, B0=0

Menghasilkan output Q=0 Q’=1

ð  Kondisi 1 ini merupakan kondisi reset, output pada percobaan sudah sesuai dengan teori (tabel kebenaran)

b.      Kondisi 2

B2=don’t care, B1=0, B0=1

Menghasilkan output Q=1 Q’=0

ð  Kondisi 2 ini merupakan kondisi set, output pada percobaan sudah sesuai dengan teori (tabel kebenaran)

 

c.       Kondisi 3

B2=don’t care, B1=0, B0=0

Menghasilkan output Q=1 Q’=1

 

d.      Kondisi 4

B2 = clock, B1 = 1, B0 = 1

Menghasilkan output Q = 0 1 (berubah-ubah) dan Q’ = 1 0 (berubah-ubah)

7. Link Download [Kembali]

    

• Download Rangkaian Simulasi Klik Disini 
• Download video simulasi Klik Disini 
• Download HTML Klik Disini 
• Download datasheet JK flip flop Klik Disini 
• Download datasheet SW SPDT Klik Disini 
• Download datasheet logicprobe Klik Disini 

[Menuju Awal]