Percobaan 1 Kondisi 11
3. Video Simulasi [Kembali]
Pada rangkaian J-K Flip-Flop di dalamnya terdapat R-S
Flip-Flop, hal ini dikarenakan J-K Flip-Flop merupakan pengembangan dari R-S
Flip Flop. Pada JK flip flop ini dapat terlihat bahwa pada kaki input R S,
terdapat bulatan kecil, yang mana artinya adalah aktif low. Aktif low ini
sendiri merupakan kondisi aktif pada saat input yang masuk ke R dan S ini
berlogika 0.sesuai dengan kondisi yang telah dipilih bahwasannya input masukan
pada R berlogika 0 dan S berogika 1, maka R-S Flip-Flop akan aktif karena R-S
Flip-Flop bekerja pada aktif low dan mengakibatkan J dan K tidak aktif, maka
apapun yang dilakukan pada input J dan K tidak akan mempengaruhi output dari
rangkaian tersebut. Dapat terlihat pada output bahwasannya dengan input R=0 dan
S=1. Jadi disini yang aktif itu adalah kaki reset, yang mana jika kaki reset aktif,
maka akan menghasilkan output pada kaki Q berlogika 0 dan pada kaki Q’
berlogika 1. Dan hal ini sesuai dengan tabel kebenaran RS flip flop.
D
flip flop
Selanjutnya pada rangkaian sebelah kiri yang merupakan rangkaian D Flip-Flop, sesuai dengan kodisi dimana input B5= don’t care dan B6= clock, sehingga pada B5 ini kita misalkan berlogika 0, maka apabila berlogika 0 maka output yang dihasilkan adalah resert dan disini juga dapat dilihat untuk kaki reset itu berbwarna biru yang mendandakan berlogika 0 (aktif), Hal ini mengakibatkan D tidak aktif, apapun yang dilakukan pada input D tidak akan mempengaruhi rangakain atau outputnya.untuk keluaran dari reset adalah 0 dan 1 dan hal ini sudah sesuai dengan tabel kebenaran
- Download Rangkaian Simulasi Klik Disini
- Download video simulasi Klik Disini
- Download HTML Klik Disini
- Download datasheet D flip flop Klik Disini
- Download datasheet JK flip flop Klik Disini
- Download datasheet SW SPDT Klik Disini
- Download datasheet logicprobe Klik Disini
Tidak ada komentar:
Posting Komentar